如何用Verilog描述和實現狀態機

Verilog是一種硬件描述語言，用于描述數字電路。要描述和實現狀態機，可以使用Verilog中的有限狀態機（FSM）模塊來實現。

首先，需要定義狀態機的狀態和狀態轉移。比如，一個簡單的狀態機可以有兩個狀態：狀態1和狀態2。在狀態1時，輸入信號為0時，狀態保持不變；輸入信號為1時，狀態轉移到狀態2。在狀態2時，輸入信號為0時，狀態轉移到狀態1；輸入信號為1時，狀態保持不變。

下面是一個簡單的Verilog代碼示例，描述了上述狀態機的實現：

module fsm (
    input wire clk, // 時鐘信號
    input wire reset, // 復位信號
    input wire input_signal, // 輸入信號
    output reg output_signal // 輸出信號
);

// 狀態定義
parameter STATE1 = 2'b00;
parameter STATE2 = 2'b01;

// 狀態寄存器
reg [1:0] current_state, next_state;

// 狀態轉移邏輯
always @ (posedge clk or posedge reset)
begin
    if (reset)
        current_state <= STATE1;
    else
        current_state <= next_state;
end

// 狀態轉移邏輯
always @ (*)
begin
    case (current_state)
        STATE1: begin
            if (input_signal)
                next_state = STATE2;
            else
                next_state = STATE1;
        end
        STATE2: begin
            if (input_signal)
                next_state = STATE2;
            else
                next_state = STATE1;
        end
    endcase
end

// 輸出邏輯
always @ (current_state)
begin
    case (current_state)
        STATE1: output_signal = 1'b0;
        STATE2: output_signal = 1'b1;
    endcase
end

endmodule

通過上述代碼，可以實現一個簡單的兩狀態狀態機，并根據輸入信號的變化改變狀態和輸出信號。可以根據實際需求修改狀態、狀態轉移和輸出邏輯來實現更復雜的狀態機。