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本篇內容介紹了“Verilog Basics如何使用”的有關知識，在實際案例的操作過程中，不少人都會遇到這樣的困境，接下來就讓小編帶領大家學習一下如何處理這些情況吧！希望大家仔細閱讀，能夠學有所成！
Always Blocks
顧名思義，always語句塊會always執行，不像initial 語句塊只在仿真開始時執行一次。
always語句塊還有一個敏感列表，其告訴always語句塊何時執行代碼塊。
always @ (a or b or sel)begin y = 0; if (sel == 0) begin y = a; end else begin y = b; endend
@符號后面是always語句塊觸發的條件。always語句塊內只能驅動reg類型的變量。
以上示例為2：1 mux，輸入a和b; sel是選擇輸入，y是mux輸出。
在任何組合邏輯中，只要輸入改變，輸出就會改變。 這意味著每當敏感列表中包含的變量發生變化時，即a，b和sel，就會執行always語句塊中的代碼。
敏感列表有兩種類型：電平敏感（用于組合電路）和邊沿敏感（用于觸發器）。下面的代碼是相同的2：1 Mux，但輸出y現在是觸發器輸出。
always @ (posedge clk )if (reset == 0) begin y <= 0;end else if (sel == 0) begin y <= a;end else begin y <= b;end
我們通常在時鐘邊沿（posedge）檢查復位是否被置位（同步復位），然后我們繼續執行功能邏輯。我們可以發現在之前的組合邏輯中，我們使用“=”進行賦值，而對于時序語句塊，我們使用“<=”進行賦值。
“=”是阻塞賦值，“<=”是非阻塞賦值。“=”在begin / end內順序執行，而非阻塞“<=”是并行執行的。
Assign Statement
assign語句僅用于建模組合邏輯，并且它是連續執行的。因此，assign語句稱為“連續賦值語句”，其沒有敏感列表。
assign out = (enable) ? data : 1'bz;
上面的例子是一個三態門。當enable為1時，數據被驅動為out，否則out被拉至高阻態。
Task and Function
Verilog像任何其他編程語言一樣，提供了解決代碼重復使用的方法，這些代碼稱為Task和Function。
下面的代碼用于計算偶校驗。
function parity;input [31:0] data;integer i;begin parity = 0; for (i= 0; i < 32; i = i + 1) begin parity = parity ^ data[i]; endendendfunction
Task和Function具有相同的語法：
第一個區別是Task可能有延遲，而Function不能有任何延遲。這意味著Function可用于對組合邏輯進行建模。
第二個區別是Function可以返回值，而Task則不能。
“Verilog Basics如何使用”的內容就介紹到這里了，感謝大家的閱讀。如果想了解更多行業相關的知識可以關注億速云網站，小編將為大家輸出更多高質量的實用文章！
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