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本篇文章給大家分享的是有關如何淺析UVM概念中的topdown phase，小編覺得挺實用的，因此分享給大家學習，希望大家閱讀完這篇文章后可以有所收獲，話不多說，跟著小編一起來看看吧。
在學習UVM的phase機制時，我們知道build phase和final phase是topdown phase( function phase)
其他的phase都是bottomup phase(function phase ),或者task phase。
首先讓我們看一下uvm phase機制的層次結構。
從上圖可以看出，完整的phase機制分為三種類型的phase：
uvm_topdown_phase
uvm_bottomup_phase
uvm_task_phase
所有這些phase的類定義如下:
virtual class uvm_topdown_phase extends uvm_phaseclass uvm_build_phase extends uvm_topdown_phase
類似的，對于uvm_bottomup_phase
virtual class uvm_bottomup_phase extends uvm_phase
所以，為什么build phase和final phase是top down呢？
通常，當我們構建uvm 測試平臺時，如果我們查看層次結構，我們會在頂層發現uvm_top，它是測試平臺的靜態組件。
如以下代碼段所示：
module uvm_top();//DUTInstance//InterfaceInstance//Clockgenerationinitialbegin //VirtualInterface Instance ....... ....... run_test();endendmodule
因此，當從頂層調用run_test時，它將啟動uvm phase機制，依次執行testbench的 testclass 、environment class、agent class的build phase.
final phase也是topdown phase。其余的function phase是bottomup phase，例如connect phase，其用于組件之間的TLM互連，并且通常需要向上移動層次結構。
以上就是如何淺析UVM概念中的topdown phase，小編相信有部分知識點可能是我們日常工作會見到或用到的。希望你能通過這篇文章學到更多知識。更多詳情敬請關注億速云行業資訊頻道。
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